Dans les systèmes temps réels critiques, la garantie que chaque tâche soit exécutée avant une contrainte de temps (typiquement deadline) est primordiale. Pour cela, il est nécessaire de déterminer le Worst-Case Execution Time (WCET), qui correspond au temps d'exécution maximal d'une tâche dans les pires conditions. Les méthodes d’estimation de WCET opérant par analyse statique permettent de calculer une borne supérieure de tout temps d’exécution possible (propriété de sûreté). Ces méthodes sont basées l’utilisation d'un modèle temporel précis de la micro-architecture ciblée [3, 6, 7]. L'estimation exacte de ce temps est essentielle pour assurer la sécurité et la fiabilité des systèmes embarqués, tels que ceux utilisés dans l'automobile ou l'Internet des objets (IoT). De plus, des éléments subtils de la micro-architecture peuvent mener à des anomalies temporelles [4, 5], qui ne sont pas gérées dans les outils actuels.
Aujourd'hui, la plupart des plates-formes IoT et automobiles reposent sur des microcontrôleurs (MCU) à faible consommation d'énergie, dont les micro-architectures et jeux d'instructions sont hautement personnalisés en fonction de besoins applicatifs spécifiques. La conception de ces processeurs, souvent effectuée à l'aide de langages de description matérielle (HDL), reste laborieux et très coûteux en temps. Le recours à une abstraction plus élevée, comme la synthèse de haut niveau (HLS – High Level Synthesis), pourrait considérablement simplifier ce processus.
Cependant, les outils de HLS actuels présentent des limitations importantes liées à l’ordonnancement statique des opérations : ils ne parviennent pas à tirer parti de la spéculation, un principe clé des micro-architectures modernes. Grâce aux travaux récents, notamment le flot SpecHLS développé par l'IRISA [1, 8], il est désormais envisageable de lever ces verrous en automatisant la génération de pipelines de processeurs simples, tout en obtenant des résultats comparables (en termes de performance et de coûts) à des conceptions manuelles [2].
L’objectif de la thèse est de fournir les éléments permettant l’utilisation d’un MCU spécialisé tout en garantissant des propriétés de prédictibilité (nécessaires pour l’utilisation dans un système embarqué temps-réel) et de sécurité. Le candidat explorera différentes représentations et langages pour modéliser l'architecture et la micro-architecture du MCU dans le bon niveau d’abstraction. Ces langages et les représentations internes de compilateur associées doivent permettre de synthétiser facilement du matériel spécialisé et de garantir les propriétés de sécurité et de prédictabilité souhaitées.
[1] A Unified Memory Dependency Framework for Speculative High-Level Synthesis | Proceedings of the 33rd ACM SIGPLAN International Conference on Compiler Construction (no date)
[2] Design Exploration of RISC-V Soft-Cores through Speculative High-Level Synthesis | IEEE Conference Publication | IEEE Xplore (no date).
[3] Ferdinand, C. and Wilhelm, R. (1999) ‘Efficient and Precise Cache Behavior Prediction for Real-Time Systems’, Real-Time Systems, 17(2), pp. 131–181.
[4] Hahn, S. and Reineke, J. (2020) ‘Design and analysis of SIC: a provably timing-predictable pipelined processor core’, Real-Time Systems, 56(2), pp. 207–245.
[5] Is This Still Normal? Putting Definitions of Timing Anomalies to the Test | IEEE Conference Publication | IEEE Xplore (no date).
[6] Langenbach, M., Thesing, S. and Heckmann, R. (2002) ‘Pipeline Modeling for Timing Analysis’, in M.V. Hermenegildo and G. Puebla (eds) Static Analysis. Berlin, Heidelberg: Springer, pp. 294–309.
[7] Performance analysis of embedded software using implicit path enumeration | Proceedings of the ACM SIGPLAN 1995 workshop on Languages, compilers, & tools for real-time systems (no date).
[8] Toward Speculative Loop Pipelining for High-Level Synthesis | IEEE Journals & Magazine | IEEE Xplore (no date).