Efficacité énergétique, tolérance aux pannes et technologies émergentes pour les interconnexions sur puce des architectures manycores

Efficacité énergétique, tolérance aux pannes et technologies émergentes pour les interconnexions sur puce des architectures manycores

Depuis quelques années, nous assistons à l'émergence des architectures à grand nombre de cœurs (manycores). Associées à la diminution de la taille des transistors, annoncée comme atteignant une technologie de 3nm en 2022 par TSMC, ces architectures manycores devraient permettre l'intégration de centaines de cœurs hétérogènes permettant d'énormes capacités de calcul parallèle adaptées au calcul haute performance (HPC). Ces capacités de parallélisme génèrent évidemment une énorme quantité d'échanges de données faisant du support de communication sur puce un élément clé de la performance globale du système. Au cours de la dernière décennie, les réseaux électriques sur puce (NoC) sont apparus comme une solution efficace pour les architectures multicœurs, de l'ordre de plusieurs dizaines de cœurs sur une puce, afin de contourner les limitations de parallélisme des bus traditionnels. Néanmoins, à mesure que l'ère du manycores progresse, les NoCs électriques souffrent du passage à l’échelle en termes de latence et d'énergie en raison de l'augmentation considérable du nombre de sauts entre les cœurs, d'où la nécessité d’utiliser des technologies émergentes pour compléter cette interconnexion traditionnelle. 

Les récentes avancées dans les technologies d'intégration ont permis l'avènement de la photonique sur silicium donnant naissance à de nouveaux supports d'interconnexion sur puce appelé Optical-NoCs (ONoCs). En effet, les interconnexions nanophotoniques constituent une solution prometteuse pour résoudre les problèmes de bande passante et de latence, car les signaux optiques se propagent à une vitesse proche de celle de la lumière dans des guides d'ondes sur le silicium. Cependant, leur mise en œuvre reste difficile en raison de la faible efficacité des lasers, qui sont des dispositifs clés dans ces interconnexions. Parallèlement, la diminution de la taille des transistors a permis d’augmenter  leur densité d’intégration et de diminuer la tension d’alimentation. En conséquence, le taux de défaillance intrinsèque de l'électronique augmente alors que la taille des transistors atteint 10 nm et moins. Dans cette ère de technologie nanométrique, les cœurs de calcul et les NoC sont devenus plus sensibles aux défaillances. Cela peut affecter leur fonctionnalité, ce qui peut être dramatique pour des applications comme les véhicules autonomes. En plus des progrès des interconnexions sur puce et des évolutions technologiques, de nouveaux paradigmes de calcul sont apparus, offrant des possibilités d'améliorer l'efficacité énergétique des manycores. Par exemple, le calcul approximatif permet de s'appuyer sur la réduction de la précision des représentations de données, ce qui réduit les contraintes de conception et améliore les performances au prix d'une dégradation de la qualité du résultat (QoR). 

Au cours de cette soutenance, je présenterai mes principales contributions de recherche adressant les problématiques précédemment introduites. Mes travaux s'articulent autour de deux thèmes majeurs : i) l’efficacité énergétique des réseaux d'interconnexion sur puce ii) les architectures tolérantes aux fautes. Les activités de recherche présentées sont pluridisciplinaires et couvrent différents niveaux d'abstraction, du niveau système au niveau circuit, tout en considérant les technologies émergentes.