FPGA Architectures

Thèse

1. M. Vieillot. Mise en \oe.  Thèse de l'université de Rennes 1, Décembre 1995.

Article de journaux

1. D. Lavenier. An FPGA Systolic Array Using Pseudo Random Bit Generator for Computing Goldbach Partitions.  Integration, The VLSI Journal, 30(1), 2000.
2. S. Rubini, D. Lavenier. Les Architectures Reconfigurables.  Calculateurs Parallèles, 9(1), 1997.
3. M. Vieillot. Synthèse de programmes Gamma en logique reconfigurable.  Technique et science informatiques, 14(5):557-583, Mai 1995.

Conférences Internationales

1. D. Lavenier, J. Theiler, J. Szymanski, M. Gokhale, J. Frigo. FPGA Implementation of the Pixel Purity Index Algorithm for Hyper-Spectral images.  SPIE Photonics East, Workshop on Reconfigurable Architectures, Boston, MA, USA , Novembre 2000.
2. J. Theiler, D. Lavenier, N. Harvey, S. Perkins, J. Szymanski. Using blocks of skewers for faster computation of pixel purity index.  SPIE International Conference on Optical Science and Technology, San Diego, CA, USA, Août 2000.
3. J. Szymanski et al. Advanced processing for high-bandwith sensor systems.  SPIE International Conference on Optical Science and Technology, San Diego, CA, USA, Août 2000.
4. S. Derrien, S. Sur Kolay, S. Rajopadhye. Optimal Partitioning for FPGA based Arrays Implementation.  IEEE Conference on Parallel Computing in Electrical Engineering, pages 155-159, Août 2000.
5. D. Lavenier, Y. Saouter. Computing Goldbach partitions using pseudo-random bit generator operators on a FPGA systolic array.  FPL'98: Eight International Workshop on Field Programmable Logic and Applications, Tallin, Septembre 1998.
6. E. Fabiani, D. Lavenier, L. Perraudeau. Loop Parallelization on a Reconfigurable Coprocessor.  WDTA'98: Workshop on Design, Test and Applications, Dubrovnik, Juin 1998.
7. J.P. Banâtre, D. Lavenier, M. Vieillot. From high level programming model to FPGA machines.  FPGAs for Custom Computing Machines, pages 119-124, Napa Valley, California, Avril 1994.

Workshops et Symposiums

1. S. Derrien, S. Rajopadhye. FCCMs and the Memory Wall.  IEEE Symposium on FPGAs for Custom Computing Machines, Avril 2000.

Conférences Nationales

1. D. Lavenier, Y. Solihin, K. Cameron. Reconfigurable Arithmetic and Logic Unit.  SYMPA'6, 6eme Symposium en Architecture de Machines, Besancon, France, Juin 2000.
2. D Lavenier. Calcul, Architectures et Circuits Reconfigurables.  Colloque CAO de circuits intégrés et systèmes, Aix en Provence (Fuveau), Mai 1999.
3. E. Fabiani. L'implantation de réseaux réguliers sur circuits reconfigurables.  10èmes rencontres francophones du parallélisme (RenPar '10), pages 137-140, Strasbourg, Juin 1998.

Rapports de recherche

1. D. Lavenier. FPGA Implementation of the K-means Clustering Algorithm for Hyper-Spectral Images.  Rapport de Recherche Los Alamos National Laboratory, NoLA-UR00-3079, Juillet 2000.
2. Y. Solihin, K. Cameron, Y. Luo, D. Lavenier, M. Gokhale. Boosting the Speed-up of Future Processor Architecture s by using Mutable Fuctional Units.  Rapport de Recherche Los Alamos National Laboratory, NoLA-UR99-6768, Décembre 1999.
3. D. Lavenier, Y. Solihin, K. Cameron. Integer/Floating-point Reconfigurable ALU.  Rapport de Recherche Los Alamos National Laboratory, NoLA-UR99-5535, Novembre 1999.
4. D. Lavenier, L. Perraudeau. Reconfigurable Co-Processors: from Nested Loops to FPGA Systolic Arrays.  Rapport de Recherche Dagstuhl, No201, Février 1998.
5. D. Wilde, S. Rajopadhye. The Power of Polyhedra.  Rapport de Recherche Oregon State University, No95-80-8, Août 1995.
6. J.P. Banâtre, D. Lavenier, M. Vieillot. From high level programming model to FPGA machines.  Rapport de Recherche Irisa, No810, Janvier 1994.

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