Annoncé en avril 1992, l'HyperSPARC (ou CYM6222K) constitue en fait une implémentation multichip de l'architecture SPARC-V8 conçue par Ross Technology filiale de Fujitsu. Il est constitué de deux composants (CY7C620) regroupés sous le même conditionnement et reliés au reste du système par l'intermédiaire du MBus.
Le CY7C620 est un processeur multicomposant constitué d'un processeur central (composant CY7C620), d'un contrôleur de cache (CY7C625) qui regroupe une unité de gestion de la mémoire et les étiquettes du cache secondaire (CMTU) et de deux (128 Ko) ou quatre (256 Ko) composants CY7C627 constituant un deuxième niveau de cache. L'ensemble de ces composants peut être configuré comme un système monoprocesseur (niveau 1 du MBus) ou multiprocesseur (niveau 2 du MBus).
Le CY7C620 est un processeur superscalaire. Il est constitué d'une unité entière, d'une unité flottante, d'une unité de lecture/écriture, d'une unité de branchement et d'un cache d'instructions de 8 Ko associatif par ensemble à deux voies. Deux instructions sont chargées à chaque cycle et émises vers les unités d'exécution respectives si les dépendances de données le permettent. Le CY7C620 utilise un pipeline classique de cinq étages. L'unité entière inclut 136 registres configurés en huit fenêtres et deux pipelines d'exécution pour les opérations arithmétiques et de lecture/écriture. L'unité flottante comprend quant à elle 32 registres flottants ainsi qu'une file d'instructions séparée qui permet l'émission simultanée de deux instructions flottantes (addition ou multiplication).
Le second niveau de cache est à correspondance directe. Il est virtuellement adressé mais physiquement testé, facilitant ainsi le maintient de la cohérence dans un environnement multiprocesseur. La politique d'écriture mise en oeuvre est configurable (différée ou simultanée). Ce second niveau de cache est commun aux instructions et aux données.
Le contrôle de ce cache se fait par l'intermédiaire du contrôleur de cache qui comprend également une unité de gestion de la mémoire responsable des traductions d'adresses virtuelles (32 bits) en physique (36 bits). Cette unité inclut pour cela une table de traduction d'adresse totalement associative de 64 entrées susceptible de supporter jusqu'à 4096 processus.
Ce processeur est réalisé dans une technologie CMOS à 0.65 m à deux
couches de métal et dispose de plusieurs fréquences de fonctionnement :
55 MHz, 66 MHz ou 80 MHz. La fréquence du MBus reste cependant limitée à
40 MHz. Les performances mesurées pour un système à 66 MHz sont de
l'ordre de 64.6 SPECint92 et 85.5 SPECfp92.
En novembre 1994, Ross a annoncé un HyperSPARC à une fréquence de 100 MHz. Ce processeur a été choisi par Sun pour équiper ses SPARCstation 20 modèle HS11.