Annoncé en octobre 1992 par Texas Instrument et Sun
Microsystems, ce processeur (connu également sous le nom de TMS
390S10) marque une évolution dans le design des processeurs SPARC en
incluant sur le même composant l'essentiel des fonctionnalités lui
permettant d'être intégré dans un système.
Destiné aux stations de travail d'entrée de gamme et au marché des
machines portables, ce composant comprend le coeur du processeur
plus toute la logique d'interface vers la DRAM et le SBus. Il est
séquencé à 50 MHz.
Ce processeur est conforme à l'architecture SPARC-V8. Il est constitué d'une unité entière, d'une unité flottante, d'un cache d'instructions et de données séparés, d'une unité de gestion de la mémoire ainsi que de toute la logique d'interface vers l'extérieur.
L'unité entière utilise les cinq étages classiques d'un processeur
RISC. Conformément à la norme SPARC version 8, les multiplications et
divisions entières sont effectuées au sein de cette unité. L'écriture
et la lecture de mots de 32 bits en mémoire prennent deux cycles, de
même que la lecture de mot de 64 bits, alors que dans le cas des
écritures ces derniers nécessitent un cycle supplémentaire.
Le MicroSPARC implémente sept fenêtres de registres pour un total de 120 registres.
L'unité flottante utilise un coeur développé par la Meiko Ltd.. Cette unité est non pipelinée. Les latences des opérations classiques sont de :
Un premier niveau de cache est implémenté sous la forme de deux caches à correspondance directe. Leur capacité est de 4 Ko pour le cache d'instructions et de 2 Ko pour le cache de données (à écriture simultanée). Ils sont tous deux physiquement adressés. La faible capacité de ces caches est compensée par une interface directe avec la DRAM. Cependant, du fait de cet accès, il est impossible de rajouter un second niveau de cache. Les défauts de cache sont satisfaits en quatre cycles si la page est présente dans la ligne de << cache >> de la DRAM ou neuf cycles dans le cas contraire.
L'unité de gestion de la mémoire s'appuie sur un TLB complètement associatif de 32 entrées. Le MicroSPARC utilise un micro-TLB Instruction de une entrée accédé uniquement lorsque le TLB principal est inaccessible. Ce micro-TLB est mis à jour lors de chaque accès au TLB principal de manière à augmenter la probabilité d'y trouver la bonne traduction. Lors d'un défaut, la pénalité est alors de trois cycles.
La taille des pages gérée par l'unité de gestion de la mémoire est paramétrable et est de 4 Ko, 256 Ko ou 16 Mo.
L'une des caractéristiques innovantes de ce processeur est la réduction du nombre de composants nécessaires à la conception d'une station de travail SPARC. Comparé aux systèmes SPARC existants (autour du SPARC-V7), les caches internes ainsi que la MMU réduisent de manière non négligeable le nombre de composants, sans compter l'interface de contrôle de la DRAM ainsi que celle du Sbus.
Introduit en 1990 dans la gamme des stations de travail SPARC, le Sbus est devenu le standard utilisé par ces systèmes. Il fonctionne à une fréquence de 25 MHz.
Pour compléter ce processeur, un ensemble de deux composants est fourni. Ils viennent directement s'interfacer sur le Sbus dont ils occupent une adresse logique. L'un de ces composants (le 89C100) fonctionne en maître/esclave alors que le deuxième est exclusivement un esclave (89C105). Le premier implémente un contrôleur DMA et SCSI ainsi qu'une interface Ethernet et un port parallèle. Le deuxième quant à lui fournit des organes auxiliaires de communication (interface bus huit bits, ports séries, contrôleur de disque, etc...).
Ce processeur se substitue au Fujitsu 86903 séquencé à 40 MHZ sur
lequel est basé la station de travail SPARC IPX. L'équivalent des 29
composants constituant ce système sont remplacés par le MicroSPARC séquencé à
50 MHz. Réalisé en technologie 0.8 m avec un procédé CMOS à deux couches
de métal, le MicroSPARC est issu de l'utilisation d'outils de conception
automatique. Aussi, bien que le degré d'intégration soit moins dense,
l'utilisation de ces outils a permis à Sun la commercialisation de ce
processeur en 18 mois.
L'architecture de ce processeur est toujours d'actualité puisqu'un MicroSPARC 2 a été annoncé en mars 94 à la fréquence de 100 MHz avec des performances de l'ordre de 70 SPECint92 et 61 SPECfp92.
Par ailleurs, un MicroSPARC 3 est attendu pour la fin de l'année 96. Initialement prévu comme une simple mise à jour du MicroSPARC 2, les performances attendues étaient de l'ordre de 100 SPECint92. Cependant, la menace représentée par le Pentium d'Intel a obligé Sun à concevoir une nouvelle architecture qui devrait atteindre des performances doubles et rendre obsolète les architectures SuperSPARC et SuperSPARC 2. Peu de détails sont actuellement disponibles sur ce processeur. Il devrait privilégier une architecture superscalaire avec une fréquence de fonctionnement de l'ordre de 200 MHz. De-même que ses prédécesseurs, le MicroSPARC 3 inclura une interface SBus et Sun devrait ajouter également une interface PCI pour concurrencer les PC d'entrée de gamme basés sur des processeurs Pentium.