...CAPS
Compilation, Architectures Parallèles et Systèmes.
...associé
MIPS signifie Microprocessor without Interlocked Pipeline Stages.
...ASID
Address Space Identifier : identificateur de processus.
...ACE/ARC
Advanced Computing Environment/Advanced RISC Computing.
...$118
en quantité de 10000 en 07/94.
...indépendantes
MIPS appelle cette architecture ANDES :Architecture with Non-Sequential Dynamic Execution Scheduling.
...(mot)
La définition d'un mot comme une quantité de 16 bits est une référence historique à l'architecture VAX, elle-même référence à l'architecture PDP-11.
...supplémentaire
L'endianness n'affecte seulement que les instructions susceptibles de manipuler des données de format inférieur à 64 bits.
...dynamique
Le DEC 21064 était le premier processeur à mettre en oeuvre une prédiction dynamique des branchements.
...PCI
Peripheral Component Interconnect Bus.
...MESI
D'après les quatre états possibles d'une ligne de cache :Modified, Exclusive, Shared, Invalid.
...ISA
Industry Standard Architecture.
...POWER
POWER est l'acronyme de Performance Optimization With Enhanced RISC.
...SP2
Scalable POWERparallel.
...respecté
Le terme out-of-order utilisé dans de nombreuses documentation de processeur est à relativiser. Effectivement, sur le PowerPC 601 l'émission en désordre des instructions se fait au niveau de l'étage de décodage et non à celui d'exécution, comme c'est le cas sur le PowerPC 604.
...multiplication-addition
À noter que comme dans le cas du POWER, cet opérateur n'est pas conforme à la norme IEEE 754 du fait de la suppression d'une étape de calcul d'arrondi entre les deux opérations.
...enclenché
Cette priorité n'est pas observée lorsque le segment adressé appartient à l'espace des entrées/sorties.
...BAT
Le nombre et le format des registres BAT du PowerPC 601 ne constituent pas une norme PowerPC.
...;;;;
Par exemple, un défaut de TLB sera résolu, une erreur multiple ECC provoquera l'abandon de cette instruction.
...privilégié
Seul l'un des ensembles de registres globaux est accessible à un instant donné. Par ailleurs, le registre global R0 est toujours lu à zéro.
...bits
Il est intéressant de remarquer que ce processeur était le seul à mettre en oeuvre une adresse virtuelle inférieure à l'adresse physique.
...branchement
Appelé dans la terminologie de l'UltraSPARC :Next Field Ram.
...USA
Environmental Protection Agency's Energy-Star Program.
...Heller
Architecte ayant participé au développement de systèmes IBM RS/6000.
...centrale
Hal appelle ce cache le niveau zéro. Nous conserverons cependant notre terminologie cache primaire et cache secondaire.
...AMD
Advanced Micro Devices.
...Intel
Source Intel.
...VLIW
Very Long Instruction Word.
...OEM
Original Equipment Manufacturer.
...consécutifs
La taille d'une instruction varie entre un et quinze octets.
...U
Dans la pratique, pour les codes générés par un compilateur des années 90, les préfixes n'apparaissent que très rarement.
...mémoire
Une instruction du Pentium peut avoir le même effet qu'une séquence de lecture, calcul, écriture d'un microprocesseur RISC classique.
...code
Cette particularité est difficilement utilisable par un compilateur et n'est plus utilisée dans les codes récents.
...cache
D'autres fondeurs offrent des solutions pour implanter ce second niveau de cache.
...Nexgen
C'est hélas le processeur pour lequel nous ne disposons pas de documentation suffisante.
...séquentiellement
Il nous paraît cependant juste de préciser que selon le type de la donnée, ces opérations de lecture et de calcul pourraient être effectuées directement en une seule instruction ce qui constitue l'intérêt du jeu d'instructions CISC.
...P6
Annonce officielle prévue en novembre 1995, sous le nom de Pentium Pro.
...ISSCC
International Solid State Circuit Conference.
...américaine
US Environmental Protection Agency (EPA).

flloansi@IRISA.irisa.fr
Fri Jun 7 11:05:24 MET DST 1996