ACE/ARC systems
Les systèmes de type ARC (Advanced RISC Computing) obéissent aux spécifications mises en oeuvre par MIPS et ses partenaires à travers l'initiative ACE (Advanced Computing Environment) (1992). Celles-ci s'adressent au marché des desktop computers à base de processeurs MIPS et visent à établir une architecture cible pour le développement de logiciels. L'un des buts essentiels de cette initiative est de concurrencer le marché à base de processeur xxx86 en développant une architecture compatible.
Alpha AXP
Il semblerait que les trois lettres AXP accolées à Alpha pour désigner
le nom commercial de l'architecture soient l'acronyme de Almost eXactly
Prism (selon [18]). Prism désigne un projet
d'architecture RISC présenté lors de la conférence ISSCC
en 1988. Il apparaît en effet
clairement que les deux architectures partagent un nombre de
similitudes importantes comme par exemple l'existence d'un mode opératoire
particulier appelé PALcode sur l'Alpha ou Epicode sur Prism.
Dhrystone
Le Dhrystone est l'un des benchmarks synthétiques. Ce type de benchmark calcule un nombre moyen d'opérations et de données correspondant à l'exécution d'une vaste gamme de programmes. Les benchmarks synthétiques sont créés artificiellement de manière à correspondre à un certain profil d'exécution. Ils sont donc très éloignés de la réalité. Le Whetstone et le Drhystone sont deux benchmarks populaires de cette catégorie.
Direct Memory Access - DMA
Un transfert de type DMA est effectué entre un composant d'entrées/sorties et la mémoire principale sans l'intervention du CPU (d'où le terme direct).
Un contrôleur DMA désigne la logique qui contrôle un transfert de type DMA.
Écriture attribuée - Écriture non attribuée
Lorsque l'UC veut écrire une donnée absente du cache, une des deux options suivantes est utilisée :
Le programme Energy star
Selon l'agence de protection de l'environnement américaine
, les
ordinateurs interviennent à concurrence de 5%dans la consommation
globale d'électricité du secteur commercial. Un chiffre qui pourrait
atteindre les 10%à la fin de cette décade. Aussi, l'EPA a mis en
oeuvre un programme de développement de systèmes informatiques à
faible consommation (programme Energy Star). Ce programme impose
aux vendeurs de concevoir des systèmes qui consomment moins de 30 W
en mode veille et qui entrent automatiquement dans ce mode quand ils
sont non utilisés. Dans le but d'intensifier cette action,
l'administration Clinton a déclaré que le gouvernement n'acquerrait
que des systèmes conformes à ce programme.
Extended Industry Standard Architecture Bus - EISA
Introduit en 1988, il constitue une extension 32 bits du bus ISA, spécialement adaptée aux processeurs de type 386 et 486. Ses principales caractéristiques sont :
Le bus EISA est totalement compatible avec son prédécesseur. Il en améliore les performances avec une fréquence de fonctionnement de 10 MHz et un bus d'adresses de 32 bits.
Les interruptions peuvent être sensibles au niveau ou au front. Quand les cartes EISA sont configurées sur des niveaux d'interruption, plusieurs cartes peuvent alors partager la même ligne d'interruption.
Par ailleurs l'une de ses caractéristiques est son auto-configuration. Avec un système ISA, cette configuration se faisait manuellement par des switchs ou des jumpers.
Industry Standard Architecture Bus - Bus ISA
Développé à l'origine pour les PC d'IBM (8086, bus de huit bits), il a été étendu à 16 bits en 1984 au moment de l'introduction du 80286 AT. Ses principales caractéristiques sont les suivantes :
L'arrivée des systèmes d'exploitation 32 bits tels que OS/2 et Windows NT a rendu obsolète l'utilisation de ce bus, ce dernier n'étant pas capable de gérer de telles quantités de données.
Processeurs embarqués ou enfouis
Ces deux termes désignent un processeur utilisé pour une application spécifique dans un système et qui est invisible de l'utilisateur.
Traditionnellement, un processeur embarqué (ou microcontrôleur) est un microprocesseur qui a des capacités significatives en entrées/sorties telles que des ports parallèles et séries, des interfaces mémoires pré-décodées, des ports analogiques, etc... Les processeurs embarqués sont définis par leur application, plutôt que par le design même du processeur, et n'importe quel processeur peut être embarqué. De ce fait, un processeur embarqué est généralement un processeur dédié à l'exécution d'un simple programme et qui n'est pas reprogrammable par l'utilisateur. Les aspects les plus importants du marché des processeurs embarqués sont les contraintes de coût et de consommation.
Least Recently Used - LRU
Désigne l'une des stratégies de remplacement des lignes appliquées au sein d'un cache associatif. La ligne à remplacer est celle qui a été la plus anciennement référencée (<< la moins récemment utilisée >>). Cette stratégie donne en général de bons résultats, mais elle devient rapidement coûteuse lorsque l'associativité croît.
MBus - Module Bus
Développé par SPARC (1991), le MBus est un bus synchrone destiné à relier le processeur à la mémoire et optimisé pour des communications ultra-rapides entre un faible nombre de résidents (jusqu'à 16). Il implémente un bus d'adresses et de données de 64 bits multiplexé. Les adresses ont une largeur de 36 bits, les 28 bits restants étant utilisés au cours du transfert comme information de contrôle. Il fonctionne à une fréquence de 40 MHz.
Ses implémentations peuvent être conformes à l'une ou l'autre des
spécifications de << niveau-1 >> et de << niveau-2 >>. Le << niveau-1 >>,
destiné aux systèmes monoprocesseurs ne supporte que deux
transactions : lecture et écriture.
Le << niveau-2 >> est adapté aux systèmes multiprocesseurs et ajoute
quatre transactions supplémentaires ainsi que deux signaux utiles à la
cohérence des caches. Le protocole de cohérence utilisé est de type
MOESI pour les cinq états possibles (Modified, Owned,
Exclusive, Shared, Invalid).
Micro Channel Architecture
Développé par IBM pour ses machines Personal System/2 (1987), le Micro Channel Bus est depuis utilisé dans tous les systèmes IBM. Les caractéristiques de ce bus sont sensiblement similaires à celles du bus EISA avec cependant des performances supérieures :
Le coeur de l'architecture Micro Channel est un bus d'adresses et de données séparé de 32 bits. Un protocole permet au bus d'adresse d'être multiplexé (mis en oeuvre dans certains systèmes RS/6000 haut de gamme) permettant alors des transferts de données sur 64 bits.
MIPS
MIPS est un acronyme pour Microprocessor without Interlock Pipeline Stage. Seuls les processeurs R3000 et R6000 furent fidèles à cette appellation. À partir du MIPS R4000, la gestion des interblocages au sein du pipeline est effectuée par matériel.
Not Last Used - NLU
Stratégie de remplacement des lignes appliquée au sein d'un cache associatif. Les adresse des lignes récemment accédées sont mémorisées, la ligne à remplacer étant choisie de manière aléatoire parmi les lignes restantes.
Cette stratégie est plus fiable que la stratégie de choix aléatoire, car elle évite certains problèmes liés aux rejets trop prématurés.
Peripheral Connect Interface Bus - PCI
Le bus PCI a été développé par Intel avec le soutient de plusieurs constructeurs d'ordinateurs tels que IBM, NEC et Compac.
Il supporte jusqu'à dix périphériques et est légèrement plus lent que le Vesa Local Bus mais trois fois plus rapide que les bus EISA et MCA. Il fonctionne à une fréquence de 33 MHz et permet une bande passante de 132 MO/sec.
Le bus PCI supporte une configuration automatique des composants. Il conserve un inventaire des ressources utilisables et attribuera une ressource libre lorsqu'une nouvelle carte PCI sera insérée.
Trois types d'espace d'adressage sont supportés :
Les adresses et les données sont multiplexées. Le bus PCI utilise des lectures et écritures groupées lors des transferts de données. Chacun de ces transferts a une longueur indéfinie et dure tant que le maître ou l'esclave le souhaite. Une valeur de timer par composant PCI permet cependant de paramètrer la durée d'occupation du bus.
Algorithme de Prédiction de Smith ([19])
Également appelé prédiction à deux bits, la prédiction du branchement est faite selon l'état courant associé à l'instruction de branchement. Les deux bits utilisés définissent quatre états possibles conformément à la figure ci-contre (plusieurs mises en oeuvre sont possibles).
Il est à remarquer que deux mauvaises prédictions de branchement consécutives sont nécessaires pour changer de prédiction.
Random
Stratégie de remplacement des lignes appliquée au sein d'un cache associatif. La ligne à remplacer est choisie de manière aléatoire parmi les lignes possibles. Cette stratégie est peu coûteuse mais également peu fiable du point de vue des performances.
RISC - Reduced Instruction Set Computing
La conception de tout système RISC emploie deux concepts architecturaux de base :
Les critères plus classiques concernent :
POWER
POWER est un acronyme pour Performance Optimized With Enhanced RISC. Certains expliquent que les << performances optimisées >> sont probablement une allusion à la nature superscalaire de cette architecture, alors que les << améliorations RISC >> concernent vraisemblablement la richesse de son jeu d'instructions.
Small Computer Systems Interface Bus - SCSI
Supportant un vaste ensemble de médias : CDROM, support optique, scanner, ..., il est principalement utilisé par les périphériques de sauvegarde. Chaque adaptateur peut supporter jusqu'à sept périphériques, chacun possédant ses propres paramètres en interne (adresse, contrôleur). Sa bande passante est relativement lente (4 Mo/sec).
SPARC
SPARC est un acronyme pour Scalable Processeur ARChitecture.
Algorithme de prédiction de Yeh and Patt
Cet algorithme est basé sur un schéma à deux niveaux. Un registre
<< d'historique >> de largeur K (global ou pour chaque instruction de
branchement) conserve les K dernières occurrences de tous les
branchements. La séquence contenue dans ce registre permet d'indexer
une table (de entrées) qui fournit une prédiction par
l'intermédiaire d'un compteur. Une fois le résultat du branchement
connue, le compteur est alors mis à jour. Diverses variations de cet
algorithme sont utilisables selon que l'on utilise un registre
d'historique par branchement ou une table de prédiction par
branchement.
