Avec cette génération de microprocesseurs, apparaissent de nombreux mécanismes complexes à tous les niveaux de la hiérarchie mémoire pour en favoriser les performances.
En particulier, sur les trois microprocesseurs étudiés, le chargement des instructions et leur exécution sont découplés, ce qui permet au microprocesseur de continuer l'exécution pendant le traitement des défauts de caches d'instructions. De même, les caches primaires de données des trois microprocesseurs sont non-bloquants ainsi que les caches secondaires du MIPS R10000 et du PentiumPro.
Le MIPS R10000 et l'UltraSPARC intègrent sur le composant un contrôleur de cache secondaire complet. Seuls les composants mémoires (des mémoires SRAMs synchrones) sont à ajouter pour ce cache secondaire.
Intel a fait le choix technologique d'intégrer le second niveau de cache dans le même boîtier que le microprocesseur. Ainsi le cache secondaire fonctionne à la fréquence du microprocesseur, lui conférant de bonnes performances.
À noter, que l'accès pipeline aux caches secondaires crée une contension de plus en plus forte sur les caches [13]. La prochaine génération de microprocesseurs devra tenir compte de ce problème.