Le MIPS R10000 intègre une interface système distincte de l'interface avec le cache secondaire.
La fréquence d'horloge de cette interface est programmable et doit être un diviseur (1, 1.5, 2, 2.5, 3, 3.5 ou 4) de la fréquence d'horloge du microprocesseur. Toutes les sorties ainsi que toutes les entrées de l'interface système sont validées sur un front montant de l'horloge de l'interface système. Le bus de l'interface système, que nous détaillons à la page 
, utilise un protocole à transactions imbriquées (on pipeline les transferts).
La figure montre l'interface système implémentée à l'intérieur du MIPS R10000. Elle est composée d'un tampon d'adresses appelé Cached Buffer contenant les adresses pour quatre transferts, d'un tampon de quatre entrées pour les données revenant de la mémoire, d'un tampon de sortie de cinq entrées pour les données sortant du microprocesseur et d'un tampon de deux entrées pour les opérations load/store non-cachables et du tampon de grappe de huit entrées qui permet de maintenir l'état de huit transactions sur le bus système. Les transactions peuvent avoir été initiées par le microprocesseur lui-même ou par d'autre client du bus système. Ainsi les données revenant sur le bus sont acceptées dans n'importe quel ordre et à tout moment. La figure montre également les générateurs de code correcteur d'erreur pour protéger les informations qui transitent sur le bus.
Un sous-système complet à base d'un microprocesseur UltraSPARC intègre de la mémoire SRAM synchrone pour le cache externe de données et d'étiquettes, deux tampons de données appelés UDB (UltraSPARC Data Buffers) et le microprocesseur (voir figure ). Les deux UDBs découplent le cache externe du système. Ils assurent le transfert des données ainsi que la génération et la vérification des codes correcteurs d'erreur (ECC). Les UDBs isolent électriquement le microprocesseur et le cache secondaire du reste du système. Ainsi, la fréquence d'horloge du système peut être différente de celle du microprocesseur (1/2 ou 1/3 de la fréquence d'horloge). Les UDBs sont composés d'une FIFO de 16 octets pour les stores non cachables, d'un tampon de lectures de 64 octets et d'un tampon d'écritures de 64 octets. La figure présente un exemple de système complet qui intègre l'UltraSPARC, les UDBs, le contrôleur système (SC), la mémoire principale...
Si la transaction est une écriture, l'UC transfère la donnée aux UDBs (vitesse de l'UC). En parallèle, il envoie l'adresse au contrôleur système qui a la charge de lire la donnée à partir de l'UDB et de l'écrire dans la mémoire principale.
L'interface système du PentiumPro est composée d'un bus de données de 64 bits, d'un bus d'adresses de 36 bits et d'un bus de contrôle. Ces bus sont cadencés à une fréquence maximale de 66 MHz.
Intel annonce, en même temps que le microprocesseur PentiumPro, deux jeux de circuits pour l'interface PCI destinés aux différentes configurations de systèmes à base de PentiumPro. Ces circuits permettent la modularité des systèmes en s'interfaçant avec tous les périphériques PCIs. Le 82450KX est conçu pour des configurations monoprocesseur. Le second circuit (appelé 82450GX) s'adresse aux serveurs et aux configurations multiprocesseurs. Il est capable de prendre en compte plusieurs emplacements d'extension PCI, et d'utiliser jusqu'à 4 Goctets de mémoire.