...RISC
it Reduced Instruction Set Computer
...CISC
it Complex Instruction Set Computer
...code
Sauf pour les adeptes du Self modifying code.
...rd
Ce n'est pas une instruction de branchement.
...taille
Un compilateur raisonnable ne génère pas ces deux préfixes.
...Code)
On remarque que l'autorisation d'une telle écriture a des implications majeures sur l'implémentation du microprocesseur : pour garantir l'exécution correcte du code, il faut espionner à tout instant si on n'écrit pas dans le cache d'instructions et si on n'écrit pas dans une instruction déjà en cours d'exécution.
...C.cond.fmt
Comparaison entre deux registres flottants.
...exécutable
C'est-à-dire dont tous les opérandes sont valides.
...pipeline
La présentation du pipeline que nous décrivons est celle faite dans Microprocessor Report. Des présentations légèrement différentes ont été aussi faites.
...supplémentaire
Si la donnée est présente dans le cache.
...cycles
Ces instructions obsolètes pour la norme SPARC V9 adressent deux registres consécutifs. Deux registres 32 bits sont concaténés et rangés dans un mot 64 bits.
...micro-opération
Intel ne diffuse pas explicitement la liste des instructions faisant partie de cette catégorie.
...priorité
Intel ne diffuse pas ces règles, mais indique qu'en général les micro-opérations les plus anciennes ont priorité sur les plus récentes.
...cycle
Deux cycles suivant d'autres sources. Une <<bulle>> serait systématiquement insérée dans le pipeline en cas de branchement pris.
...cache
C'est-à-dire que l'instruction ou la donnée ne se trouve pas dans le cache.
...scientifique
À quelques entorses près sur le traitement des exceptions et sur l'arrondi lors d'une opération MULT-ADD.
...décodage
À propos de cette instruction MULT-ADD, on notera que contrairement aux implémentations faites sur le MIPS R8000 ou le Power 2, le résultat de la multiplication est arrondi avant le passage dans l'additionneur. Sur un microprocesseur exécutant les instructions dans le désordre, ceci évite quelques surprises.
...indexé
En fait, le mécanisme de prédiction de branchement de l'UltraSPARC ne prédit pas l'adresse de la prochaine instruction, mais sa position dans le cache. Ceci permet de ranger une instruction dans le cache d'après son adresse physique et non l'adresse logique.
...Entry
Elle est l'équivalent de la table des pages sur le MIPS R10000.
...d'accès
Il est représenté sur deux bits dans un registre.
...d'inclusion
Toute donnée présente dans le cache primaire doit être présente dans le cache secondaire.
...MESI
D'après les quatre états possibles du protocole : Modified, Exclusive, Shared et Invalid.
...LDSTUB
C'est l'instruction classique test-and-set.

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Tue Jun 4 09:57:56 MET DST 1996